Осуществляем сдвиг регистра RGS1 на один разряд влево. В разряды 22-0 регистра REG передаем старшие разряды регистра RGS1. Знак S (79 разряд), передается в 31 разряд регистра REG без изменений.

37

6.3. Блок регистров.

Блок регистров БР (рис.6.5) включает в себя регистровый стек ST, регистр тэгов TW, регистр управления CW, регистр состояния SW, регистр 1-го операнда RGA, схему СхАиМ анализа и модификации TW, CW и SW, трехразрядный сумматор SM.

Выборка из ST происходит по шинам А и B, запись - только по шине А. ST имеет адресные входы A=TOP (адресует вершину стека) и B=TOP+i (адресует регистр ST(i)). Чтение происходит по сигналу RD. Если при этом подан сигнал разрешения обращения к ST(i) EI=1, чтение происходит одновременно по обоим адресам. Запись происходит по сигналу WR в ST(0) при EI=0 и в ST(i) при EI=1.

Схема анализа и модификации выполняет проверку и модификацию тэгов, установку битов особых случаев, проверку масок.

6.4. Блок обработки данных (блок умножения)

Обобщенная схема БОД.

БОД выполняет операцию умножения над поступающими на его входы операндами. Обобщенная схема БОД приведена на рис. 6.6.

В нее входят регистры RG1 и RG2 первого и второго операндов, компаратор COMP для сравнения операндов с кодами истинного нуля, блок выполнения операций БВО, регистр результата RGB. Константы для сравнения с операндом поступают на компаратор из ПЗУ констант в составе блока микропрограммного управления БМУ. БВО разделяют на схему обработки знаков, блок обработки порядков БОП, блок обработки мантисс БОМ и формирователь признака результата ФПР. Регистры RG1 и RG2 могут быть совмещены с регистрами RGA и RGB БР. Их используют для хранения исходных операндов.

Блок умножения.

На основании алгоритма операции FMul ST,ST(i) разработан блок умножения Регистры операндов RG1 и RG2 и регистр произведения RG3 подразделяются на субрегистры знаков (S1, S2, S3), порядков (E1, E2, E3) и мантисс (М1, М2, М3). Регистры мантисс расширены до 68 бит для увеличения точности вычислений. Окончательный результат получается в RG3 округляется до 64 бит.

Структурная схема обработки знаков показана на рисунке 6.8. Знак результата определяется как S3=S1 + S2.

Сумматор SME вычисляет порядок произведения E3=E1+E2-16383.

Умножитель мантисс умножает мантиссы по схеме с анализом младшего бита множителя со сдвигом множимого влево.

Вариант такой схемы приведен на рис. 6.9. Для организации цикла используется счетчик циклов CTT.

Умножение завершается нормализацией и округлением результата. Вариант схемы нормализации представлен на рис. 6.10, округления - на рис. 6.11.

6.5. Блок микропрограммного управления

В состав БМУ (рис. 6.12) входят регистр команд RGК, регистр микрокоманд RGМК, схема управления последовательностью микрокоманд УПМ, мультиплексор кода условия МКУ; инвертор кода условия ИКУ, счетчик микрокоманд СМК, преобразователь кода операции ПКОп, мультиплексор адреса МК МУАД, память констант ПЗУК.

ПЗУ МК содержит микропрограммы выполняемых операций. RGМК хранит выбранную микрокоманду (микрокод) на время ее исполнения. В микрокоманде можно выделить часть, которая управляет операционными блоками - ОП, БПФ, БР, БОД, и часть, которая управляет самим БМУ. В МК, которая управляет БМУ входят следующие поля: CHA -управление адресом следующей МК, CC-определяет проверяемое логическое условие (ЛУ), I - бит инверсии условия, J- бит безусловного перехода, Адр/К (адреса/константы)- поле адреса или константы, которое содержит адрес следующей МК, адрес ПЗУ констант или небольшую константу К.

МКУ выделяет ЛУ, указанное СС, а ИКУ передает полученное значение Х на УПМ с инверсией или без нее в зависимости от бита I.

ПКОп преобразует код операции в начальный адрес НА микропрограммы этой операции или непосредственно в микрокод. УПМ управляет мультиплексором адреса МК МУАД в зависимости от полей CHA и J МК и значения условия Х.

7. Моделирование операции FMul St,St(i)

Основные этапы моделирования:

1) постановка задачи;

2) разработка схемы алгоритма;

3) распределение регистров;

4) микропрограмма заданного алгоритма (с коментариями);

5) значения исходных данных и результатов;

6) протокол изменения состояния основных элементов модели в режиме «микрокоманда» (трасса);

7) проверка вручную правильности результата.

1 этап. Постановка задачи.

Моделирование имеет целью проверку правильности алгоритма и его окончательную отладку.

Смоделировать операцию умножения мантисс двух вещественных чисел (FMul St, St(i)). Умножение осуществляется с анализом младшего бита множителя со сдвигом множимого влево.

2 этап. Разработка схема алгоритма.

Схемы алгоритма представлены на рисунках 5.6 и 7.1.

3 этап. Распределение регистров.

Знак и характеристика первого числа хранятся в регистре BX (15ый бит - знак числа, биты 0-14 - характеристика), мантисса - в регистре BP. Знак и характеристика второго числа хранятся в регистре CX, мантисса - в регистре SI. Произведение получается в регистрах DX и DI (аналогично).

Также в микропрограмме используются дополнительные регистры RGQ и AX. AX - сначала для выделения знака числа, затем как маска. RGQ - младшая часть мантиссы второго операнда.

4 этап. Микропрограмма заданного алгоритма (с комментариями).

Микропрограмма по заданному алгоритму, с учетом распределения регистров представлена в таблице 7.1.

Таблица 7.1 - Микропрограмма операции FMul St,St(i) (начало).

Таблица 7.1 - Микропрограмма операции FMul St,St(i) (окончание).

Страницы: 1, 2, 3, 4